Cadence学习记录_layout如何提取参数-程序员宅基地

技术标签：模拟 IC Software 射频工程

基于实验课的cadence零基础入门学习的一点记录
在这里插入图片描述

一. IC设计流程：

分类：全定制(full custom)、半定制(semi-custom)和基于可编程器件( programmable device)的IC设计。模拟集成电路一般采用全定制方式实现。

全定制：①目的是最大化优化电路性能，但所需时间长，适合大批量生产，要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。②要求设计人员完成基于晶体管级的电路构建，所有器件和互连版图均手工设计。
半定制：基于门阵列( gate array)和标准单元( standard-cell)的流程，其成本低、周期短、芯片利用率低，适合小批量、速度快的芯片。
基于PLD或FPGA等可编程器件的IC设计模式是一种“快速原型设计”，可编程逻辑器件通常由半导体厂家提供半成品芯片，已经完成了逻辑门阵列的制造，而逻辑门之间的连接线路则可以通过EDA工具/编程来控制通与断。

流程：确定电路设计指标——绘制电路原理图schematic——电路仿真（前仿真）——生成版图——设计规则检查(DRC)——版图与电路原理图对比 (LVS) 检查——寄生参数提取( LPE)——后仿真——流片、封装与测试

EDA工具：多以美国Cadence、Synopsis（HSpice) 和Mentor Graphics三家公司的产品为主

二. Cadence的使用

设计平台ADE、电路原理图编辑器(virtuoso schematic editor)、电路仿真器(spectre)、版图编辑器(virtuosolayouteditor)、版图验证工具(dracula) 等。同时，ADE设计平台为其他产品提供了接口，如Hspice仿真器、Calibre 工具以及自己的版图检查工具Assura等，均可以集成在设计平台中使用。

启动cadence：打开虚拟机，单击右键，左击“open terminal”——输入“icfb“或“virtuoso”（注意是小写），回车

备注

前仿真：没有寄生参数加入网表，称版图前仿真( pre-layout simulation)

后仿真库获得延时、功耗、逻辑功能、时序等信息

仿真前需要先搭建电路结构与测试平台并定义好各器件、激励源参数以及所需的仿真类型，然后调用电路仿真器，如HSPICE、SPECTRE、TSPICE 由软件自动生成网表进行仿真。

寄生参数提取：考虑寄生R、C、L

流片：流片完提交代工厂的文件格式GDSII或GIF。研发阶段流片——多项目芯片 (multi project
wafer, MPW)；芯片定型后流片——工程批。

EDA工具：前仿真：Cadence平台的模拟电路仿真设计环境 ADE(analog design environment)；|| 版图检查：Cadence公司的Diva、Dracula, Mentor Graphics公司的Calibre,Synopsys公司的Hercules 等；|| LPE：StarRC、Calibre、 Dracula

DRC: design rule check,设计规则检查

LVS: layout vs schematic,版图与电路原理图对比检查

LPE: layout parameter extraction,寄生参数提取

本文链接：https://blog.csdn.net/weixin_44951108/article/details/121630601

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