调取的 DDR3 控制器给用户端预留了接口，用于实现对该 IP 核的控制，我们要做的就是利用这些接口打造合适的 DDR3 控制器。在生成 DDR3 IP 核的界面中，可以找到 User Guide 手册，DDR3 的使用将围绕这个手册来展开。

一、接口说明

打开 User Guide 第 90 页，可以看到 DDR3 IP 核的接口框图如下所示。可以看到，中间部分就是我们调取的 DDR3 IP 核，它预留了两组总线，右边一组直接绑定在 DDR3 芯片端口，其总线信号名称均以 ddr 开头，这部分总线只需要在 top 层设为端口即可，无需自己写代码控制。而左边一组则是留给用户端逻辑，其总线信号名称多以 app 开头，这些信号则需我们自己来编写实现。

User Guide 第92页里有个汇总表，我们简单翻译一下。

二、命令、写、读

1、命令总线(表格红色部分)

由前面表格和数据手册提供的时序图，我们可以得到以下信息：

(1)app _cmd 命令分为写和读，写为 3‘b000，读为 3'b001；

(2)只有当 app_rdy 和 app_en 信号为高时，命令才有效。

2、写总线(表格黄色部分)

数据手册提供的时序图如下所示。共有 3 种传输模式。模式 1 指的是命令和数据同时发送到 IP 核，模式 2 指的是数据提前于命令发送到 IP 核，模式 3 指的是数据落后于命令发送到 IP 核。模式 1 和 2 均可稳定传输，而模式 3 必须满足一个条件，即数据落后命令的时间不能超过两个时钟周期。本次设计我打算采用模式 1，时序设计起来比较方便。

关于 app_wdf_end 信号，该信号表示：当前突发写的最后一个数据。在A7 DDR3 的控制器IP核中，只存在突发长度为 8 地址的形式 ，1 个地址能存放的数据是 16bit，因此每一次的地址突发带来的数据突发为 8*16=128 bit(对外接口为128bit)。本次 DDR3 IP 核调取时，我们选取的 “物理层 - 用户端” 的速率为 4：1，每次发送的有效数据为 128 bit，因此1 次突发写就完成了数据的写入，app_wdf_end 和 app_wdf_en 时序上同步了。

而如果选取的 “物理层 - 用户端” 的速率为 2：1，每次发送的有效数据为 64 bit，因此1次突发要分成2次才能真正写完，app_wdf_end 就看得更清楚了。

本次设计采用第一种【数据对齐模式】如下所示：

3、读总线(表格黄色部分)

读总线也分为两种速率，4:1 和 2:1。读就比较简单了，由 User Guide 可知各信号之间的逻辑关系，读数据是在给出命令之后一段时间后开始出现的。图中没有给出 app_rd_data_end 信号，此信号和 app_wdf_end是相同的，即在DDR3的物理层端与用户端存在两种速率情况，此次设计速率为4:1，app_rd_data_end 和 app_rd_data_valid 相同。说白了就是给到命令和地址，过一段时间数据和数据有效指示就出来了。设计时要注意这个“过一段时间”是不确定的，因此读地址和读命令给完后就不要给了，之后要进行等待，等到读数据全部出来后才可以再做的别的操作。

三、完整代码

之前的 DDR2 控制器设计中，采用了对 DDR2 IP 再次封装的方法，而 DDR3 也完全可以这样做。设计一个 DDR3_burst 文件，对 DDR3 IP 进行一次外部突发的封装，方便后面的控制。

1 //**************************************************************************2 //*** 名称 : DDR3_burst.v3 //*** 作者 : xianyu_FPGA4 //*** 博客 :https://www.cnblogs.com/xianyufpga/

5 //*** 日期 : 2020年6月6 //*** 描述 : 完成一次DDR3的突发7 //**************************************************************************

8 moduleDDR3_burst9 //============================< 参数 >======================================

10 #(11 parameter DDR_DM_W = 2 , //芯片dm位宽

12 parameter DDR_DQS_W = 2 , //芯片dqs位宽

13 parameter DDR_BANK_W = 3 , //芯片bank位宽

14 parameter DDR_ADDR_W = 14 , //芯片地址位宽

15 parameter DDR_DATA_W = 16 , //芯片数据位宽16 //-------------------------------------------------------

17 parameter APP_DATA_W = 128 , //用户数据位宽

18 parameter APP_ADDR_W = 28 , //用户地址位宽19 //-------------------------------------------------------

20 parameter BURST_ADDR_W = 25 //外部突发位宽 28-3

21 )22 //============================< 信号 >======================================

23 (24 //时钟和复位 --------------------------------------------

25 input sys_clk_i , //DDR3 参考时钟

26 input sys_rst , //FPGA 全局复位

27 output ui_clk , //DDR3 工作时钟

28 output DDR3_rst , //DDR3 同步复位29 //突发读写接口 ------------------------------------------

30 input burst_rd_req , //突发读请求

31 input burst_wr_req , //突发写请求

32 input [BURST_ADDR_W -3:0] burst_rd_len , //突发读长度

33 input [BURST_ADDR_W -3:0] burst_wr_len , //突发写长度

34 input [BURST_ADDR_W -1:0] burst_rd_addr , //突发读地址

35 input [BURST_ADDR_W -1:0] burst_wr_addr , //突发写地址

36 output [APP_DATA_W -1:0] burst_rd_data , //突发读数据

37 input [APP_DATA_W -1:0] burst_wr_data , //突发写数据

38 output burst_rd_ack , //突发读应答,连接FIFO

39 output burst_wr_ack , //突发写应答,连接FIFO

40 output reg burst_rd_done , //突发读完成信号

41 output reg burst_wr_done , //突发写完成信号42 //DDR3芯片接口 ------------------------------------------

43 output [DDR_ADDR_W -1:0] ddr3_addr ,44 output [DDR_BANK_W -1:0] ddr3_ba ,45 outputddr3_cas_n ,46 outputddr3_ck_n ,47 outputddr3_ck_p ,48 outputddr3_cke ,49 outputddr3_ras_n ,50 outputddr3_cs_n ,51 outputddr3_reset_n ,52 outputddr3_we_n ,53 inout [DDR_DATA_W -1:0] ddr3_dq ,54 inout [DDR_DQS_W -1:0] ddr3_dqs_n ,55 inout [DDR_DQS_W -1:0] ddr3_dqs_p ,56 output [DDR_DM_W -1:0] ddr3_dm ,57 outputddr3_odt58 );59 //============================< 信号 >======================================

60 reg [APP_ADDR_W -1:0] app_addr ;61 wire [2:0] app_cmd ;62 wireapp_en ;63 wire [APP_DATA_W -1:0] app_wdf_data ;64 wireapp_wdf_end ;65 wireapp_wdf_wren ;66 wire [APP_DATA_W -1:0] app_rd_data ;67 wireapp_rd_data_end ;68 wireapp_rd_data_valid ;69 wireapp_rdy ;70 wireapp_wdf_rdy ;71 //-------------------------------------------------------

72 reg [4:0] state ;73 reg [BURST_ADDR_W -1:0] rd_len ;74 reg [BURST_ADDR_W -1:0] wr_len ;75 reg [BURST_ADDR_W -1:0] rd_addr_cnt ; //读地址计数器

76 reg [BURST_ADDR_W -1:0] rd_data_cnt ; //读数据计数器

77 reg [BURST_ADDR_W -1:0] wr_data_cnt ; //一次突发写内的计数器78 //============================< 参数 >======================================

79 localparam DDR3_BL = 8;80 //-------------------------------------------------------

81 localparam IDLE = 5'b00001 ; //空闲状态

82 localparam ARBIT = 5'b00010 ; //仲裁状态

83 localparam WR = 5'b00100 ; //写准备状态

84 localparam RD_ADDR = 5'b01000 ; //读状态

85 localparam RD_WAIT = 5'b10000 ; //读等待状态

86 //==========================================================================87 //== DDR3 IP, input 200Mhz, get 400Mhz, ui 100Mhz88 //==========================================================================

89 DDR3 u_DDR390 (91 .ddr3_addr (ddr3_addr ), //output [13:0]

92 .ddr3_ba (ddr3_ba ), //output [ 2:0]

93 .ddr3_cas_n (ddr3_cas_n ), //output

94 .ddr3_ck_n (ddr3_ck_n ), //output

95 .ddr3_ck_p (ddr3_ck_p ), //output

96 .ddr3_cke (ddr3_cke ), //output

97 .ddr3_ras_n (ddr3_ras_n ), //output

98 .ddr3_reset_n (ddr3_reset_n ), //output

99 .ddr3_we_n (ddr3_we_n ), //output

100 .ddr3_dq (ddr3_dq ), //inout [15:0]

101 .ddr3_dqs_n (ddr3_dqs_n ), //inout [ 1:0]

102 .ddr3_dqs_p (ddr3_dqs_p ), //inout [ 1:0]

103 .init_calib_complete (init_calib_complete ), //output

104 .ddr3_cs_n (ddr3_cs_n ), //output

105 .ddr3_dm (ddr3_dm ), //output [ 1:0]

106 .ddr3_odt (ddr3_odt ), //output107 //---------------------------------------------------

108 .app_addr (app_addr ), //input [27:0]

109 .app_cmd (app_cmd ), //input [ 2:0]

110 .app_en (app_en ), //input

111 .app_wdf_data (app_wdf_data ), //input [127:0]

112 .app_wdf_end (app_wdf_end ), //input

113 .app_wdf_wren (app_wdf_wren ), //input

114 .app_rd_data (app_rd_data ), //output [127:0]

115 .app_rd_data_end (app_rd_data_end ), //output

116 .app_rd_data_valid (app_rd_data_valid ), //output

117 .app_rdy (app_rdy ), //output

118 .app_wdf_rdy (app_wdf_rdy ), //output

119 .app_sr_req (1'b0 ), //input

120 .app_ref_req (1'b0 ), //input

121 .app_zq_req (1'b0 ), //input

122 .app_sr_active ( ), //output

123 .app_ref_ack ( ), //output

124 .app_zq_ack ( ), //output

125 .ui_clk (ui_clk ), //output 100Mhz

126 .ui_clk_sync_rst (ui_clk_sync_rst ), //output

127 .app_wdf_mask (16'b0000_0000_0000_0000), //input [15:0]

128 //---------------------------------------------------

129 .sys_clk_i (sys_clk_i ), //input 200Mhz

130 .sys_rst (sys_rst ) //input 系统复位

131 );132

133 //复位信号

134 assign DDR3_rst = ui_clk_sync_rst | (~init_calib_complete);135 //==========================================================================136 //== 状态机137 //==========================================================================

138 always @(posedge ui_clk) begin

139 if(DDR3_rst) begin

140 state <=IDLE;141 burst_wr_done <= 1'b0;

142 burst_rd_done <= 1'b0;

143

144 end

145 else begin

146 case(state)147 //--------------------------------------------------- 空闲

148 IDLE: begin

149 burst_wr_done <= 1'b0;

150 burst_rd_done <= 1'b0;

151 state <=ARBIT;152 end

153 ARBIT: begin

154 if(burst_wr_req) begin

155 state <=WR;156 end

157 else if(burst_rd_req) begin

158 state <=RD_ADDR;159 end

160 end

161 //--------------------------------------------------- 写数据

162 WR: begin

163 if(wr_data_cnt >= wr_len - 1 && app_wdf_rdy && app_rdy) begin

164 state <=IDLE;165 burst_wr_done <= 1'b1;

166 end

167 end

168 //--------------------------------------------------- 读地址

169 RD_ADDR:begin

170 if(rd_addr_cnt >= rd_len - 1 && app_rdy) begin

171 state <=RD_WAIT;172 end

173 end

174 //--------------------------------------------------- 读数据等待

175 RD_WAIT:begin

176 if(rd_data_cnt >= rd_len - 1) begin

177 state <=IDLE;178 burst_rd_done <= 1'b1;

179 end

180 end

181 default: state <=IDLE;182 endcase

183 end

184 end

185

186 //状态机名称，Modelsim测试用187 //---------------------------------------------------

188 reg [55:0] state_name; //1个字符8位宽

189 always @(*) begin

190 case(state)191 IDLE : state_name = "IDLE";192 ARBIT : state_name = "ARBIT";193 WR : state_name = "WR";194 RD_ADDR : state_name = "RD_ADDR";195 RD_WAIT : state_name = "RD_WAIT";196 default : state_name = "IDLE";197 endcase

198 end

199 //==========================================================================200 //== 在进入读写状态前锁存读写突发长度201 //==========================================================================

202 always @(posedge ui_clk) begin

203 if(DDR3_rst)204 rd_len <= 'b0;

205 else if(state == ARBIT &&burst_rd_req)206 rd_len <=burst_rd_len;207 end

208

209 always @(posedge ui_clk) begin

210 if(DDR3_rst)211 wr_len <= 'b0;

212 else if(state == ARBIT &&burst_wr_req)213 wr_len <=burst_wr_len;214 end

215 //==========================================================================216 //== 在一次写突发内，写数据个数计数器不断递增217 //==========================================================================

218 always @(posedge ui_clk) begin

219 if(DDR3_rst)220 wr_data_cnt <= 'b0;

221 else if(state == WR && app_wdf_rdy && app_rdy) begin

222 if(wr_data_cnt >= wr_len - 1)223 wr_data_cnt <= 'b0;

224 else

225 wr_data_cnt <= wr_data_cnt + 'b1;

226 end

227 end

228 //==========================================================================229 //== 每次给出读指令时，读地址递增一个突发230 //==========================================================================

231 always @(posedge ui_clk) begin

232 if(DDR3_rst)233 rd_addr_cnt <= 'b0;

234 else if(state == RD_ADDR && app_rdy) begin

235 if(rd_addr_cnt >= rd_len - 1)236 rd_addr_cnt <= 'b0;

237 else

238 rd_addr_cnt <= rd_addr_cnt + 1;239 end

240 end

241 //==========================================================================242 //== 每读出一个数据时，数据个数递增1243 //==========================================================================

244 always @(posedge ui_clk) begin

245 if(DDR3_rst)246 rd_data_cnt <= 'b0;

247 else if(app_rd_data_valid) begin

248 if(rd_data_cnt >= rd_len - 1)249 rd_data_cnt <= 'b0;

250 else

251 rd_data_cnt <= rd_data_cnt + 'b1;

252 end

253 end

254 //==========================================================================255 //== 锁存local_address,并且在完成一次突发读写时递增读写地址256 //==========================================================================

257 always @(posedge ui_clk) begin

258 if(DDR3_rst) begin

259 app_addr <= 'b0;

260 end

261 else if(state == ARBIT && burst_wr_req) begin

262 app_addr <= {burst_wr_addr,3'b0}; //和外界呈8倍关系

263 end

264 else if(state == ARBIT && burst_rd_req) begin

265 app_addr <= {burst_rd_addr,3'b0}; //和外界呈8倍关系

266 end

267 else if(state == WR && (wr_data_cnt < wr_len - 1) && app_wdf_rdy && app_rdy) begin

268 app_addr <= app_addr +DDR3_BL;269 end

270 else if(state == RD_ADDR && (rd_addr_cnt < rd_len - 1) && app_rdy) begin

271 app_addr <= app_addr +DDR3_BL;272 end

273 end

274 //==========================================================================275 //== DDR3其他信号276 //==========================================================================277 //命令

278 assign app_cmd = (state == RD_ADDR || state == RD_WAIT) ? 3'b001 : 3'b000;279

280 //使能

281 assign app_en = (state == WR || state == RD_ADDR) ? 1'b1 : 1'b0;282

283 //读数据

284 assign burst_rd_data =app_rd_data;285

286 //读应答，即读FIFO的写使能

287 assign burst_rd_ack =app_rd_data_valid;288

289 //写数据

290 assign app_wdf_data =burst_wr_data;291

292 //写应答，即写FIFO的读使能

293 assign burst_wr_ack = (state == WR && app_wdf_rdy && app_rdy) ? 1'b1 : 1'b0;294

295 //写使能，指示数据写入

296 assign app_wdf_wren =burst_wr_ack;297

298 //写结束，4:1模式下二者相等

299 assign app_wdf_end =app_wdf_wren;300

301

302

303 endmodule

DDR3 IP 的信号和 DDR2 IP 的信号还是有很多不一样的地方，此外 DDR3_burst 采用的状态机删除了 WR_RDY 提前一拍信号，该状态在 DDR2_burst 中的作用是提前一拍写，配合外部的 normal 模式的写FIFO，该模式下 FIFO 读使能后一拍读数据才出来。 DDR3_burst 如果也这样做，写数据的对齐比较难设计，设计结果总是不尽人意，所以就删除了该状态。不过没有关系，不提前的话，非常方便采用第一种【数据对齐模式】，而外部写 FIFO 采用 first word fall through 模式(show ahead模式)就行了，该模式下 FIFO 的读使能和读数据完全对齐。需要注意一点的是地址的变换，外部地址和本模块地址是 8 倍关系，因此 262 行和 265 行的地址传递中，通过位数加 3 个 0 的方法实现乘 8 的效果。顶层的 APP_ADDR_W 和 BURST_ADDR_W 的位数相差 3 也是这个原因。

IDLE 到读写中间插入了 ARBIT 状态，目的是为了配合上一层模块的数据和地址传进来，多给一个周期后，地址更新的时序对得比较齐。

四、仿真测试

1 `timescale 1ns/1ps //时间精度

2 `define Clock 5 //时钟周期

3

4 moduleDDR3_burst_tb;5 //============================< 参数 >======================================

6 parameter DDR_DM_W = 2 ; //芯片dm位宽

7 parameter DDR_DQS_W = 2 ; //芯片dqs位宽

8 parameter DDR_BANK_W = 3 ; //芯片bank位宽

9 parameter DDR_ADDR_W = 14 ; //芯片地址位宽

10 parameter DDR_DATA_W = 16 ; //芯片数据位宽11 //-------------------------------------------------------

12 parameter APP_DATA_W = 128 ; //用户数据位宽

13 parameter APP_ADDR_W = 28 ; //用户地址位宽14 //-------------------------------------------------------

15 parameter BURST_ADDR_W = 25 ; //外部突发位宽 28-316 //============================< 端口 >======================================

17 reg sys_clk_i ; //DDR3 参考时钟

18 reg sys_rst ; //FPGA 全局复位

19 wire ui_clk ; //DDR3 工作时钟

20 wire DDR3_rst ; //DDR3 同步复位21 //突发读写接口 ------------------------------------------

22 reg burst_rd_req ; //突发读请求

23 reg burst_wr_req ; //突发写请求

24 reg [BURST_ADDR_W -3:0] burst_rd_len ; //突发读长度

25 reg [BURST_ADDR_W -3:0] burst_wr_len ; //突发写长度

26 reg [BURST_ADDR_W -1:0] burst_rd_addr ; //突发读地址

27 reg [BURST_ADDR_W -1:0] burst_wr_addr ; //突发写地址

28 wire [APP_DATA_W -1:0] burst_rd_data ; //突发读数据

29 reg [APP_DATA_W -1:0] burst_wr_data ; //突发写数据

30 wire burst_rd_ack ; //突发读应答,连接FIFO

31 wire burst_wr_ack ; //突发写应答,连接FIFO

32 wire burst_rd_done ; //突发读完成信号

33 wire burst_wr_done ; //突发写完成信号34 //DDR3芯片接口 ------------------------------------------

35 wire [DDR_ADDR_W -1:0] ddr3_addr ;36 wire [DDR_BANK_W -1:0] ddr3_ba ;37 wireddr3_cas_n ;38 wireddr3_ck_n ;39 wireddr3_ck_p ;40 wireddr3_cke ;41 wireddr3_ras_n ;42 wireddr3_cs_n ;43 wireddr3_reset_n ;44 wireddr3_we_n ;45 wire [DDR_DATA_W -1:0] ddr3_dq ;46 wire [DDR_DQS_W -1:0] ddr3_dqs_n ;47 wire [DDR_DQS_W -1:0] ddr3_dqs_p ;48 wire [DDR_DM_W -1:0] ddr3_dm ;49 wireddr3_odt ;50 //==========================================================================51 //== 模块例化52 //==========================================================================

53 DDR3_burst54 #(55 .DDR_DM_W (DDR_DM_W ), //芯片dm位宽

56 .DDR_DQS_W (DDR_DQS_W ), //芯片dqs位宽

57 .DDR_BANK_W (DDR_BANK_W ), //芯片bank位宽

58 .DDR_ADDR_W (DDR_ADDR_W ), //芯片地址位宽

59 .DDR_DATA_W (DDR_DATA_W ), //芯片数据位宽60 //---------------------------------------------------

61 .APP_DATA_W (APP_DATA_W ), //用户数据位宽

62 .APP_ADDR_W (APP_ADDR_W ), //用户地址位宽63 //---------------------------------------------------

64 .BURST_ADDR_W (BURST_ADDR_W ) //外部突发位宽 28-3

65 )66 u_DDR3_burst67 (68 .sys_clk_i (sys_clk_i ), //DDR3 参考时钟

69 .sys_rst (sys_rst ), //FPGA 全局复位

70 .ui_clk (ui_clk ), //DDR3 工作时钟

71 .DDR3_rst (DDR3_rst ), //DDR3 同步复位72 //---------------------------------------------------

73 .burst_rd_req (burst_rd_req ), //突发读请求

74 .burst_wr_req (burst_wr_req ), //突发写请求

75 .burst_rd_len (burst_rd_len ), //突发读长度

76 .burst_wr_len (burst_wr_len ), //突发写长度

77 .burst_rd_addr (burst_rd_addr ), //突发读地址

78 .burst_wr_addr (burst_wr_addr ), //突发写地址

79 .burst_rd_data (burst_rd_data ), //突发读数据

80 .burst_wr_data (burst_wr_data ), //突发写数据

81 .burst_rd_ack (burst_rd_ack ), //突发读应答,连接FIFO

82 .burst_wr_ack (burst_wr_ack ), //突发写应答,连接FIFO

83 .burst_rd_done (burst_rd_done ), //突发读完成信号

84 .burst_wr_done (burst_wr_done ), //突发写完成信号85 //---------------------------------------------------

86 .ddr3_addr (ddr3_addr ),87 .ddr3_ba (ddr3_ba ),88 .ddr3_cas_n (ddr3_cas_n ),89 .ddr3_ck_n (ddr3_ck_n ),90 .ddr3_ck_p (ddr3_ck_p ),91 .ddr3_cke (ddr3_cke ),92 .ddr3_ras_n (ddr3_ras_n ),93 .ddr3_cs_n (ddr3_cs_n ),94 .ddr3_reset_n (ddr3_reset_n ),95 .ddr3_we_n (ddr3_we_n ),96 .ddr3_dq (ddr3_dq ),97 .ddr3_dqs_n (ddr3_dqs_n ),98 .ddr3_dqs_p (ddr3_dqs_p ),99 .ddr3_dm (ddr3_dm ),100 .ddr3_odt (ddr3_odt )101 );102

103 //仿真模型

104 ddr3_model u_ddr3_model105 (106 .rst_n (ddr3_reset_n ),107 .ck (ddr3_ck_p ),108 .ck_n (ddr3_ck_n ),109 .cke (ddr3_cke ),110 .cs_n (ddr3_cs_n ),111 .ras_n (ddr3_ras_n ),112 .cas_n (ddr3_cas_n ),113 .we_n (ddr3_we_n ),114 .dm_tdqs ({ddr3_dm[1],ddr3_dm[0]} ), //ddr3_dm为2位

115 .ba (ddr3_ba ),116 .addr (ddr3_addr ),117 .dq (ddr3_dq[15:0] ), //ddr3_dq为16位

118 .dqs ({ddr3_dqs_p[1],ddr3_dqs_p[0]} ), //ddr3_dqs_p为2位

119 .dqs_n ({ddr3_dqs_n[1],ddr3_dqs_n[0]} ), //ddr3_dqs_n为2位

120 .tdqs_n ( ),121 .odt (ddr3_odt )122 );123 //==========================================================================124 //== 时钟信号和复位信号125 //==========================================================================

126 initial begin

127 sys_clk_i = 1;128 forever

129 #(`Clock/2) sys_clk_i = ~sys_clk_i;130 end

131

132 initial begin

133 sys_rst = 0; #(`Clock*20+1);134 sys_rst = 1;135 end

136 //==========================================================================137 //== 设计输入信号138 //==========================================================================

139 initial begin

140 burst_wr_req = 0;141 burst_rd_req = 0;142 burst_wr_len = 16;143 burst_rd_len = 16;144 burst_wr_addr = 0;145 burst_rd_addr = 0;146 burst_wr_data = 0;147 #(`Clock*20+1);148 //--------------------------------------------------- 第1次149 //写

150 @(negedge u_DDR3_burst.DDR3_rst); //初始化完成，复位结束

151 @(posedgeui_clk);152 burst_wr_addr = 1;153 burst_wr_req = 1;154 @(posedgeui_clk);155 burst_wr_req = 0;156 //读

157 @(posedgeburst_wr_done);158 @(posedgeui_clk);159 burst_rd_addr = 1;160 burst_rd_req = 1;161 @(posedgeui_clk);162 burst_rd_req = 0;163 //--------------------------------------------------- 第2次164 //写

165 @(posedgeburst_rd_done);166 @(posedgeui_clk);167 burst_wr_addr = 2;168 burst_wr_req = 1;169 @(posedgeui_clk);170 burst_wr_req = 0;171 //读

172 @(posedgeburst_wr_done);173 @(posedgeui_clk);174 burst_rd_addr = 2;175 burst_rd_req = 1;176 @(posedgeui_clk);177 burst_rd_req = 0;178 end

179

180 //设计写数据 1

181 taskgen_data_1;182 integeri;183 begin

184 @(posedgeburst_wr_ack);185 for(i=1;i<=16;i=i+1) begin

186 burst_wr_data =i;187

188 @(posedgeui_clk);189 if(!burst_wr_ack)190 i = i-1;191 end

192

193 end

194 endtask195

196 //设计写数据 2

197 taskgen_data_2;198 integeri;199 begin

200 @(posedgeburst_wr_ack);201 for(i=21;i<=36;i=i+1) begin

202 burst_wr_data =i;203

204 @(posedgeui_clk);205 if(!burst_wr_ack)206 i = i-1;207 end

208

209 end

210 endtask211

212 initial begin

213 gen_data_1;214 gen_data_2;215 end

216

217

218 endmodule

仿真设计了两次读写，突发长度都是 16。第1次读写的数据为 1-16，地址从 1 开始(内部转化为8开始)，第 2 次读写的数据为 21-36，地址从 2 开始(内部转化为 16开始)。

五、仿真波形

1、第一次写和读

外部突发长度设置为 16，写入初始外部地址为 1(内部就是8)，写入数据 1-16，波形如下所示：

2、第二次写和读

外部突发长度设置为 16，写入外部初始地址为 2(内部就是16)，写入数据 21-36，波形如下所示：

3、打印窗口

六、DDR2 和 DDR3 不同点

1、突发长度

DDR2 在满速率的情况下突发长度是 4，每一个 local 数据可以看出包含了 2 个芯片数据，貌似和理论突发长度 4 不一致，但其实是因为 DDR2 IP 有一个神奇的信号 loca_size，该信号充当了类似突发长度的功能，满速率情况下，local_size一般设置为 2，这样每次传输 local_size 个数据，就完成了一次突发。而 local_size 的具体数字还可以变化(具体变化规则查看datasheet)，可以根据外部数据个数，在代码上进行更改。

而 DDR3 的突发长度是 8，这是改不了的，它没有 local_size 这个神奇信号，它的地址就是要每次递增 8 位。

2、地址存放的数据位宽

DDR2 的 local_address 存放的数据位宽就是 local_wdata/local_rdata的位宽，以 local_size = 2 为例，每凑齐 2 个数据，地址就突发 2，而最后只有一个数据时，可以更改 local_size = 1，地址也就突发1。而 DDR3 的 app_addr 存放的数据位宽是芯片地址存放的数据位宽，例如芯片地址存放的是 16 位，app_addr 的地址存放的数据位宽也是 16 位。由于 app_wdf_data/app_rd_data 是 128 位的，所以每来 1 个数据，地址要突发 8 。因此 DDR2_burst 的设计中有 wrburst_cnt，而 DDR3_burst 的设计就不需要了，直接来几个数据，地址就突发几个 8。

七、注意事项

1、app_cmd 信号只有写(000)和读(001)两种方式，必须严格设计。

2、app_en 只针对写和读地址，读数据时需关闭，否则可能读数据时也在读地址，最后读出的数据会出错。

3、虽然说 app_rdy 信号是针对 addr 和 app_cmd 的，而app_wdf_rdy 是针对写数据的，但设计的写模式是【数据对齐模式】，还是写上 app_rdy && app_wdf_rdy 吧，这样直接就是对齐的。

4、本次设计采用 4:1 模式，app_wdf_end 和 app_wdf_wren 是相等的，app_rd_data_valid 和 app_rd_data_end 也是相等的。

参考资料：V3学院FPGA教程