芯片开发语言的简单区别介绍。Verilog、VHDL、System Verilog、SystemC、Matlab、C/C++等_芯片rtl是用什么语言写的-程序员宅基地

技术标签： verilog

芯片开发语言的简单区别介绍

芯片设计前端的流程很长，和芯片前端相关的语言也很多，比如Verilog、VHDL、System Verilog、SystemC、Matlab、C/C++等等，但没有一个语言能够做到适合于整个前端流程；每种语言都有适合使用的领域，只有在整个前端流程的不同节点上选择最合适的语言工具，并加以整合，才能加速产品开发。

注：本图引用自《SystemC: From the Groud Up》

如上图所示，它显示了各种语言工具适合使用的场所，其中：

Verilog、VHDL主要用于RTL建模，并用来综合生成数字电路；
System Verilog吸收了Verilog，既能够用于RTL建模，也能用于功能验证，基于System Verilog开发的UVM更是现如今最流行的验证方法学。
SystemC则主要用于架构级建模、软硬件建模、行为级建模；
Matlab则主要用于算法设计、架构设计等。

我们熟知的Verilog/VHDL/System Verilog是最常见的硬件建模语言（更准确的说是硬件描述语言，即HDL），但是众所周知，HDL的开发难度大、故障率高、运行速度慢、与软件语言兼容性差，HDL用于开发RTL非常合适，但是用于抽象程度更高的建模就显得难堪大任。

C++属于高级语言，开发速度快、运行效率高（仅次于C）。考虑到几乎所有的底层软件都是用C/C++开发的，使用C++进行硬件建模，使得软硬件可以在同一种语言开发，从而让软硬件协同仿真更加方便高效。

SystemC是什么？

首先， SystemC不是一门新的语言，而是基于C++开发的library；因此，你所熟悉的C++知识都可以在SystemC建模时使用；理论上来说，SystemC library和常见的boost库没有任何本质差别。此外，这也告诉我们只需一个支持C++的环境，我们就可以进行SystemC建模和仿真，无需任何其他工具，这相比其他软硬件建模语言来说，所需环境极其简单。

注：最常见的硬件描述语言Verilog，它的仿真需要仿真工具支持，如VCS、modelsim等，它们都是价格昂贵的EDA工具，且使用复杂。

其次，SystemC是由Accellera组织拥有的开源库，它使用Apache 2.0开源协议；Apache2.0协议是一种对商业应用友好的许可，所以，不论用户用之开发的产品是否商用，都可以放心使用，不用担心侵权行为。

但是，SystemC是干什么用的呢？SystemC的命名已经表明了它的用途，它是一种系统建模语言；我们常常用系统来形容复杂的东西，一台电脑、一块芯片、一个公司都可以称之为一个系统。系统有很多特征，如模块化、并行性、通信机制、规则下办事等等。以电脑为例，CPU、GPU、内存、显示器等都是一个个独立的模块，各自完成各自的任务；它们总是并行工作，同时又通过接口相互通信。如何为一个系统建模呢？原生的编程语言都是串行执行的，无法建模并行系统；即使你建模了一个系统，但最终都要在CPU上跑仿真，而CPU总是串行执行的。我们知道，硬件是大量并行运行单元的组合，必须能够支持对并行操作的模拟；SystemC正是为此而生，为软硬件系统建模提供了强有力的支持。

总结：SystemC是一个支持系统建模的开源的C++ library；

参考文章

SystemC中文教程 - https://www.cnblogs.com/xuhaoee/p/12119724.html

本文链接：https://blog.csdn.net/u011729865/article/details/119376935

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